25 Nanometer NAND-Flash – Intel und Micron setzen Technologiemaßstab in der Halbleiterindustrie

Intel und Micron haben heute den industrieweit ersten 25 Nanometer (nm) NAND-Prozess vorgestellt, die weltweit kleinste Halbleitertechnologie. Das Verfahren steigert kosteneffizient die Speicherkapazität von beliebten Consumer-Geräten wie Smartphones oder Musik- und Mediaplayern, aber auch von hochleistungsfähigen Solid State Laufwerken (SSD). Das neue 25nm-Fertigungsverfahren packt 8 GByte Speicher auf einen einzigen NAND-Baustein. Gefertigt werden die neuen NAND-Chips von IM Flash Technologies (IMFT), einem auf NAND-Flash spezialisierten Joint Venture von Intel und Micron. Die Massenproduktion der winzigen Speicher startet im zweiten Quartal 2010.

Mit Maßen von gerade einmal 167mm2 passt der NAND-Chip durch das Loch in der Mitte einer CD – besitzt aber mehr als das 10fache der Datenkapazität einer CD (eine Standard-CD speichert rund 700 MByte Daten). Der kleinere 25nm-NAND-Prozess ermöglicht die kontinuierliche Entwicklung und Einführung neuer Anwendungen und erhöht die Speicherkapazität für Musik, Video und weiterer Daten auf Unterhaltungselektronik-Geräten und Computern erheblich. Intel und Micron ist es gelungen die NAND-Dichte durch umfassende Investitionen in die NAND-Forschung etwa alle 18 Monate zu verdoppeln. Das Ergebnis sind immer kleinere und kostengünstigere Produkten mit höherer Speicherkapazität. Die beiden Unternehmen gründeten IMFT im Jahr 2006 und starteten die Produktion mit einem 50nm-Prozess. Nächster Schrritt war der 34nm-Prozess im Jahr 2008. Mit dem heute vorgestellten 25nm-Prozess und damit der derzeit kleinsten Halbleiter-Lithografie in der Branche, bauen Intel und Micron ihre Technologieführerschaft in diesem Bereich weiter aus.

Höhere Dichte halbiert Anzahl der NAND-Bausteine
Derzeit stellt IMFT erste Muster des 25nm 8GByte-Speicherbausteins her, die Massenproduktion wird voraussichtlich im zweiten Quartal 2010 beginnen. Für Hersteller von Unterhaltungselektronik Geräten bietet der Chip die höchste Dichte auf einem Siliziumplättchen (Die) für eine Multi Level Cell (MLC) mit 2 Bits pro Zelle, die in ein Standard TSOP (Thin Small Outline Package) passen. Daher lassen sich mehrere 8GByte-Bausteine in einem Package stapeln, um die Speicherkapazität zu erhöhen. Durch den neuen 25nm-Prozess reduziert sich die Anzahl der Speicherkomponenten im Vergleich zur Vorgängergeneration um 50 Prozent. Dies schafft die Voraussetzung für die Entwicklung schlankerer Designs mit höherer Dichte und steigert zudem die Kosteneffizienz. So sind für ein Solid State Laufwerk mit 256 GByte Kapazität nur noch 32 NAND Flash-Bausteine notwendig (vorher 64), ein 32 GByte Smartphone benötigt nur vier und eine 16 GB-Flash-Karte benötigt nur noch zwei von diesen.